【Verilog HDL 入门教程】 —— 学长带你学Verilog（基础篇）

文章目录

• 一、Verilog HDL 概述
• • 1、Verilog HDL 是什么
  • 2、Verilog HDL产生的背景
  • 3、Verilog HDL 和 VHDL的区别
  • 二、Verilog HDL 基础知识
  • • 1、Verilog HDL 语言要素
    • • 1.1、命名规则
      • 1.2、注释符
      • 1.3、关键字
      • 1.4、数值
      • • 1.4.1、整数及其表示
        • 1.4.2、实数及其表示
        • 1.4.3、字符串及其表示
        • 2、数据类型
        • • 2.1、线网型（wire）
          • 2.2、寄存器型（reg）
          • 2.3、存储器型（memory）
          • 2.4、整数型（integer）
          • 2.5、时间型（time）
          • 2.6、实数型（real）
          • 2.7、参数型
          • 3、运算符
          • • 3.1、算术运算符
            • 3.2、关系运算符
            • 3.3、相等关系运算符
            • 3.4、逻辑运算符
            • 3.5、按位运算符
            • 3.6、归约运算符
            • 3.7、移位运算符
            • 3.8、连接运算符
            • 总结

              一、Verilog HDL 概述

              1、Verilog HDL 是什么

              Verilog HDL（Hardware Description Language）是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 现实生活中多用于专用集成电路（Application Specific Integrated Circuit，ASIC）和现场可编程门阵列（Field Programmabl Gate Array，FPGA）的实现。

              2、Verilog HDL产生的背景

              第一只晶体管出现后，数字集成电路设计密度越来越大、电路越来越复杂，传统的画图或连线的设计方法已不再适用。

              例如：设计4位移位寄存器，仅需简短几行代码完成。

              

              module register_four(
              	input 	clk		,
              	input 	Reset	,
              	input 	din		,
              	
              	output reg [3:0] qout
                  );
              	
              always @(posedge clk or posedge Reset)begin
              	if(Reset)
              		qout